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钰创科技开发全新的DRAM架构

2019-02-11 09:16 ? 次阅读

DRAM在过去的几十年里发展方向单一,以追求高密度存储器为目标,但台湾的钰创科技没有走传统路线,而是开发全新的DRAM架构,称为RPC (Reduced Pin Count) DRAM。

在过去的几十年里,DRAM产业的发展方向单一,以追求高密度存储器为目标,首先是非同步 DRAM,然后发展到DDR5同步DRAM。钰创科技(Etron Technology)在今年度消费性电子展(CES 2019)上表示该公司没有走传统路线,而是开发全新的DRAM架构,称为RPC (Reduced Pin Count) DRAM。

钰创科技董事长暨执行长卢超群表示,RPC DRAM只使用到一半数量的接脚,既能达到小型化,又能降低成本。他将RPC DRAM定位为小型化穿戴式装置和终端AI子系统的理想选择。卢超群补充说明,为了采用DDR4,现今许多研发小型穿戴式装置的公司必须购买更多不需要的元件,「对于许多开发小型系统的研发人员来说,导入DDR4反而多余。」

RPC DRAM带领DRAM娱乐城白菜论坛蓝图往不同的方向发展。

更具体地说,钰创的RPC DRAM号称可提供16倍的DDR3频宽,在40接脚的FI-WLCSP封装中仅使用22个开关讯号;该公司表示,RPC DRAM在无需增加设计复杂性和成本的情况下,能提供DDR4的容量和频宽。

RPC定未被满足的市场

市场研究机构Objective Analysis的分析师Jim Handy对 EE Times表示:「DRAM的有趣之处在于大厂仅关注每年出货量可达数亿甚至数十亿颗的元件;这为钰创这样的公司提供了机会,前提是它们能够想办法说明标准型动态随机存取存储器(commodity DRAM)并不能满足目前的市场需求,并制造出能满足这些市场需求的零组件。这(RPC DRAM)就是一个例子。」

在被问到RPC DRAM 可用来解决哪些问题时,Handy 表示:「主要是节省成本和空间;钰创提出了一个令人信服的论点,即RPC透过减少I/O接脚数目或以其他方式支援较小的逻辑晶粒(logic die)尺寸,进而(藉由允许公司购买较低密度的元件)降低DRAM和FPGA或SoC 的成本。他补充指出:「我发现节省成本是任何一种新产品最吸引人的理由。」

RPC DRAM与DDR3或LPDDR3 DRAM相似,但是少了一半以上的接脚数。

与莱迪思建立合作关系

RPC DRAM不仅仅是新DRAM架构的概念,钰创还在CES展上透露该公司已经与莱迪思半导体(Lattice Semiconductor)合作,展出可兼容钰创RPC DRAM的莱迪思EPC5 FPGA解决方案。

为此EE Times询问了莱迪思这间FPGA公司,在RPC DRAM架构中发现了哪些传统DRAM所没有的「特点」或「优势」?该公司产品营销总监Gordon Hands告诉我们:「包括FPGA在内的许多芯片之使用者相当重视I/O接脚,它们通常会对设计工程师带来限制;透过消除对单独控制和位址接脚(address pins)的需求,钰创的RPC存储器能减少对这些稀少资源的使用。」

那么莱迪思的FPGA采用RPC DRAM后,有变得更好用吗?对此Hands解释:「自从推出ECP品牌,莱迪思一直专注于提供比其他中阶FPGA产品在每个逻辑容量上更高的FPGA频宽,研发人员运用I/O环路中的预设计元件来实现DDR存储器界面,我们重新使用这些元件来支援钰创的RPC。」

Hands指出,到目前为止莱迪思和钰创的合作已经证明了此概念性设计可以让此两间公司的芯片具兼容性;他补充,「在2019年上半年,莱迪思希望发表一系列参考设计和展示,促使客户加快导入此娱乐城白菜论坛。」

结合莱迪思FPGA与钰创的PRC DRAM参考设计在CES 2019亮相。

RPC DRAM无可取代?

那么,OEM和ASIC研发人员对这种新型存储器架构的需求会有多高?除了RPC DRAM,是否有其他解决方案呢?对此Objective Analysis的Handy 表示:「目前不需要高密度DRAM的应用通常会使用SRAM,但后者相当昂贵;低密度DRAM是另一种选择,但它们比大多数的设计需要更宽的界面。」

在Handy看来,RPC承诺能用更具成本效益的解决方案来取代以上两者,因此只要钰创能坚持到底,他们应该能在市场上获得佳绩。

钰创的卢超群指出,缩小存储器尺寸是导入穿戴式装置的一个关键因素,存储器尺寸太大将是目前的一大缺点。他以Google智慧眼镜为例解释,DDR3的频宽足以让智慧眼镜撷取与播放影像,但问题是DDR3的9x13mm球闸阵列封装(BGA)尺寸使其无法放进智慧眼镜。

卢超群表示,DDR3存储器在x16配置的96球BGA封装中,尺寸大约为9 x 13mm;无论晶粒容量多大,采用0.8 mm间距6列、16接脚,最小封装尺寸维持不变,即使改用256 Mbit至8 Gbit任何容量的晶粒,封装体积也是一样。

但如果DRAM不是采用BGA封装呢?对此卢超群解释,FI-WLCSP的制程与BGA不同,「不是一次只封装一颗芯片,而是一片晶圆一整批封装;」而每个封装单元都是半导体晶粒的大小,也就是小型的FI-WLCSP封装内就是一颗小晶粒。他表示:「RPC DRAM是世界上第一款采用FI-WLCSP封装的 DRAM。」

采用不同封装的RPC DRAM。

使用FI-WLCP封装时,不用基板、也不用打线接合(wire-bonding)或覆晶(flip-chip)等封装步骤。封装元件内包含沉积的电介质和光学定义的导体,接着是电镀和植锡球,所有制程都在完整晶圆片上进行。

钰创的影像和存储器产品开发副总裁暨首席科学家Richard Crisp接受EE Times访问时表示:「减少接脚数目和较小的晶粒尺寸为RPC DRAM能采用FI-WLCSP封装的关键因素;」他强调:「没有其他DRAM采用此封装方式,RPC DRAM只有一粒米的大小。」

一切都与成本有关

要在市场上推广 RPC DRAM,钰创必须做什么?Objective Analysis的Handy认为:「钰创需要确保产品价格能为OEM厂商带来成本效益,他们似乎正为了这个目标在努力,由此可知他们正朝着对的方向前进;而如果这些厂商可能会因为依赖单一供应来源而感到不安的话,钰创要是能列出替代供应来源会有帮助。」

被问到RPC DRAM的晶圆代工伙伴时,钰创仅表示该产品采用与该公司其他DRAM产品一样的制造来源,但婉拒透露具体合作厂商名称。至于RPC DRAM 的制程,钰创的Crisp 强调:「与标准 DDR3 相比,我们使用标准的制程与材料,不需要用到特别夸张的信令(signaling)或特殊材料。」

原文标题:行业 | 值得学习!台厂开发新架构DRAM

文章出处:【微信号:wc_ysj,微信公众号:旺材芯片】欢迎添加关注!文章转载请注明出处。

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